Niskoszumna architektura układu ułamkowej syntezy częstotliwości wykorzystująca linie opóźniajęce dla submikrometrowych i nanometrowych technologii CMOS

Krzysztof Siwiec

Abstract

This dissertation presents the results of research work on fractional frequency synthesizers in submicrometer and nanometer CMOS technology. As a result, new fractional frequency synthesizer architecture based on phase locked loop has been developed. Proposed architecture is dedicated to wireless communication integrated circuits, where low phase noise and power consumpion is required. The thesis analyze in detail influence of the fractional frequnecy synthesizer’s parameters on the phase noise of the output signal. New phase locked loop time-phase model have been developed and used. It substantially reduced the simulation time, in comparison to the time domain model, without loosing computation precission. This tool can be valuable aid in the process of design and verification of frequency synthesizer circuits. Based on the analysis results, conclusions and tips for the designers have been formulated. Developed fractional frequncy synthesizer architecture was designed and fabricated as an integrated circuit in 130 nm silicon CMOS technology. The integrated circuit was characterized and measurement results allowed to verify proposed method of fractional frequency synthesis. The experiment confirmed predicted phase noise performance of the circuit, which shows practical importance of the proposed architecture.
Rodzaj dyplomuPraca doktorska
Autor Krzysztof Siwiec (WEiTI / IMiO)
Krzysztof Siwiec
- Instytut Mikroelektroniki i Optoelektroniki
Językpl polski
Jednostka dyplomującaWydział Elektroniki i Technik Informacyjnych (WEiTI)
Dyscyplina naukielektronika / dziedzina nauk technicznych / obszar nauk technicznych
Data obrony18-10-2016
Data zakończenia 25-10-2016
Promotor Witold Pleskacz (WEiTI / IMiO)
Witold Pleskacz
- Instytut Mikroelektroniki i Optoelektroniki
Recenzenci wewnętrzni Adam Abramowicz (WEiTI / ISE)
Adam Abramowicz
- Instytut Systemów Elektronicznych
Recenzenci zewnętrzni Paweł Gryboś
Paweł Gryboś
-
Paginacja 163
Słowa kluczowe w języku polskimxxx
Słowa kluczowe w języku angielskimxxx
Streszczenie w języku polskimNiniejsza praca przedstawia wyniki badań nad metodami ułamkowej syntezy częstotliwości w submikrometrowych i nanometrowych technologiach CMOS. W efekcie przeprowadzonych prac opracowana została nowa architektura ułamkowego syntezera częstotliwości wykorzystująca zasadę działania pętli synchronizacji fazowej. Proponowane rozwiązanie dedykowane jest dla układów komunikacji bezprzewodowej, w których wymagany jest niski poziom szumów fazowych przy jednoczesnym zachowaniu niskiego poziomu poboru pra˛du. W pracy przeprowadzono szczegółową analizę wpływu parametrów układu syntezera na szumy fazowe sygnału wyjściowego. Do badań wykorzystano nowy, autorski czasowo-fazowy model układu pętli synchronizacji fazowej. Model ten pozwolił na znaczące skrócenie czasu symulacji w porównaniu z modelem czasowym, przy zachowaniu dokładności uzyskiwanych wyników. Narzędzie to może stanowić znaczące wsparcie zarówno na etapie projektowania, jak i weryfikacji układu syntezera częstotliwości. Na podstawie analiz sformułowano wnioski i wskazówki dla projektantów układów ułamkowej syntezy częstotliwości. Opracowana architektura układu ułamkowej syntezy częstotliwości została zaprojektowana i wyprodukowana w postaci specjalizowanego układu scalonego w technologii krzemowej CMOS o wymiarze charakterystycznym 130 nm. Układ po wyprodukowaniu został scharakteryzowany, a wyniki pomiarów pozwoliły na weryfikację zaproponowanej metody ułamkowej syntezy częstotliwości. Przeprowadzony eksperyment potwierdził przewidywania dotyczące szumów fazowych układu, a co za tym idzie praktyczne zastosowanie proponowanej architektury.
Plik pracy
Siwiec.pdf 37.77 MB

Pobierz odnośnik do tego rekordu

Powrót