Knowledge base: Warsaw University of Technology

Settings and your account

Back

DSP processor architecture generated on any DSP algorithm described in the high-level programming language

Jan Sochoń

Abstract

This master's thesis proposes a concept of the DSP processor architecture generated on the algorithm described in the high-level programming language and specialised for the processing of this algorithm. Description includes both the generał concept of architecture generation using the libraries of specialised ALU units and architecture elements specification. Master's thesis contains description of the universal communication interface designed for the specialised ALU units, data synchronisation methods and construction of the special units that control access to the shared areas of the architecture. The work includes large literature research with the compiler constructing issues. The thesis is ended with the examples of architectures, simulations and architectures descriptions.
Record ID
WUT9ba4688034f04b46b0e3f3c855560acb
Diploma type
Master of Science
Author
Jan Sochoń (FEIT/PE) Jan Sochoń,, The Institute of Electronic Systems (FEIT/PE)Faculty of Electronics and Information Technology (FEIT)
Title in Polish
Architektura procesora DSP dla układów programowalnych FPGA generowana na podstawie dowolnego algorytmu DSP opisanego w języku wysokiego poziomu
Supervisor
Wojciech Zabołotny (FEIT/PE) Wojciech Zabołotny,, The Institute of Electronic Systems (FEIT/PE)Faculty of Electronics and Information Technology (FEIT)
Certifying unit
Faculty of Electronics and Information Technology (FEIT)
Affiliation unit
The Institute of Electronic Systems (FEIT/PE)
Language
(pl) Polish
Status
Finished
Issue date (year)
2012
Internal identifier
ENSE-R.002428
Keywords in Polish
-
Keywords in English
-
Abstract in Polish
W pracy zaproponowano koncepcję architektury procesora sygnałowego generowanej na podstawie algorytmu opisanego w języku wysokiego poziomu i specjalizowanej do wykonywania tego algorytmu. Opis architektury obejmuje zarówno ogólną koncepcję jej konstruowania z wykorzystaniem bibliotek bloków obliczeniowych, jak i specyfikację konkretnych jej elementów. W pracy opisano uniwersalny interfejs. komunikacyjny zaprojektowany dla bloków obliczeniowych, sposób synchronizacji danych oraz budowę bloków kontrolujących dostęp do współdzielonych obszarów architektury. Praca zawiera obszerne studium literaturowe obejmujące tematyką również zagadnienia z zakresu budowy kompilatora generującego architekturę. Do pracy dołączono przykładowe architektury wraz z symulacjami i opisami ich działania.

Uniform Resource Identifier
https://repo.pw.edu.pl/info/master/WUT9ba4688034f04b46b0e3f3c855560acb/
URN
urn:pw-repo:WUT9ba4688034f04b46b0e3f3c855560acb

Confirmation
Are you sure?
Report incorrect data on this page