Knowledge base: Warsaw University of Technology

Settings and your account

Back

Hardware acceleration of cryptographic algorithms using FPGA

Maciej Tadeusz Radwan

Abstract

In times of rising amounts of data being processed demand on computing power stays strong. Currently utilized technologies have reached their efficiency maxima. There are two alternatives: either scaling up by adding cores/CPUs/processing engines or applying hardware acceleration. Hardware accelerators are often based on FPGAs, which are in many cases more computationally and energy efficient than graphics processing units (GPU). On the other hand, FPGAs are more versatile and easier to prototype in comparison to application-specific integrated circuits (ASIC). The aim of the thesis is to examine and demonstrate capabilities of hardware acceleration on the example of cryptographic algorithms. Terasic DE2i-150 prototyping platform Has been choosen as a base for experiment. It consists of Intel Atom CPU and Altera Cyclone IV FPGA, connected with PCI Express. Accelerators for three different uses of AES block cipher algorithm have been implemented. RIFFA framework has been used as a communication channel, as it enables direct memory access (DMA) data transfers. Significant increase in computation speed has been achieved compared to software implementation. Full capabilities of accelerator and PCIe connection were not utilized. Data transmission appears to be a bottleneck of the system.
Diploma type
Engineer's / Bachelor of Science
Diploma type
Engineer's thesis
Author
Maciej Tadeusz Radwan (FEIT) Maciej Tadeusz Radwan,, The Institute of Telecommunications (FEIT)Faculty of Electronics and Information Technology (FEIT)
Title in Polish
Akceleracja sprzętowa algorytmów kryptograficznych z użyciem układów FPGA
Supervisor
Mariusz Rawski (FEIT) Mariusz Rawski,, The Institute of Telecommunications (FEIT)Faculty of Electronics and Information Technology (FEIT)
Certifying unit
Faculty of Electronics and Information Technology (FEIT)
Affiliation unit
The Institute of Telecommunications (FEIT)
Study subject / specialization
, Telekomunikacja (Telecommunications)
Language
(pl) Polish
Status
Finished
Defense Date
13-02-2019
Issue date (year)
2019
Reviewers
Dariusz Bursztynowski (FEIT) Dariusz Bursztynowski,, The Institute of Telecommunications (FEIT)Faculty of Electronics and Information Technology (FEIT) Mariusz Rawski (FEIT) Mariusz Rawski,, The Institute of Telecommunications (FEIT)Faculty of Electronics and Information Technology (FEIT)
Keywords in Polish
FPGA, Akceleracja, AES, Kryptografia, RIFFA, PCIe
Keywords in English
FPGA, Acceleration, AES, Cryptography, RIFFA, PCIe
Abstract in Polish
W czasach stale rosnących ilości przetwarzanych danych zapotrzebowanie na moc obliczeniową jest bardzo wysokie. Aktualnie wykorzystywane technologie osiągnęły limit częstotliwości taktowania. Alternatywami są: skalowanie poprzez zwiększanie liczby rdzeni/procesorów/maszyn obliczeniowych oraz akceleracja sprzętowa. Akceleratory sprzętowe często oparte są na programowalnych układach FPGA, które w wielu przypadkach okazują się wydajniejsze czasowo i energetycznie od procesorów graficznych (GPU) zachowując przy tym elastyczność i łatwość prototypowania, których brak dedykowanym układom scalonym (ASIC). Celem pracy było zbadanie i zademonstrowanie możliwości akceleracji sprzętowej algorytmów kryptogrficznych z wykorzystaniem układów FPGA. Jako platformę wybrano zestaw Terasic DE2i-150 zawierającą procesor Intel Atom oraz układ FPGA Altera Cyclone IV połączone za pomocą PCI Expres. Zaimplementowano akceleratory dla trzech różnych zastosowań algorytmu blokowego szyfru symetrycznego AES. Jako kanał komunikacyjny wykorzystano platformę RIFFA. Umożliwia ona transfer danych między komputerem i akceleratorem za pomocą bezpośredniego dostępu do pamięci (DMA). Udało się uzyskać znaczne przyspieszenie obliczeń w stosunku do implementacji programowej. Minimalną ilość jednocześnie przetwarzanych danych dającą przewagę akceleratorowi oszacowano na ok. 160B. Nie udało się wykorzystać w pełni możliwości akceleratora ani połączenia PCI Express. Wąskim gardłem okazał się transfer danych.
File
  • File: 1
    Maciej_Radwan_-_Akceleracja_sprzętowa_algorytmów_kryptograficznych_z_użyciem_układów_FPGA.pdf
Request a WCAG compliant version
Local fields
Identyfikator pracy APD: 32035

Uniform Resource Identifier
https://repo.pw.edu.pl/info/bachelor/WUTf152d6fd84994759aea0ba3c867db2d3/
URN
urn:pw-repo:WUTf152d6fd84994759aea0ba3c867db2d3

Confirmation
Are you sure?
Report incorrect data on this page