Knowledge base: Warsaw University of Technology

Settings and your account

Back

Implementation of time-to-digital converter (TDC) for an all digital phase lock loop (ADPLL)

Jeremiasz Edmund Hauck

Abstract

This work describes the design of a time-to-digital (TDC) converter suited for an all digital phase lock loop (ADPLL) used in carrier frequency synthesis for wireless communication purposes in ISM band (Industrial, Scientific, Medical) 2.4-2.5 GHz. After literature review on the popular TDC architectures, two architectures were chosen for implementation. The circuits were designed on a schematic level, verified in simulation and compared in terms of transfer function linearity, input range, resolution, immunity to device mismatch and power consumption. The circuits were designed in HHGrace 90 nm Low Power 1.5 V semiconductor technology using the Cadence Virtuoso IC design environment.
Diploma type
Engineer's / Bachelor of Science
Diploma type
Engineer's thesis
Author
Jeremiasz Edmund Hauck (FEIT/MO) Jeremiasz Edmund Hauck,, The Institute of Microelectronics and Optoelectronics (FEIT/MO)Faculty of Electronics and Information Technology (FEIT)
Title in Polish
Implementacja przetwornika czasowo-cyfrowego (TDC) dla układu całkowicie cyfrowej pętli synchronizacji fazowej (ADPLL)
Supervisor
Krzysztof Siwiec (FEIT/MO) Krzysztof Siwiec,, The Institute of Microelectronics and Optoelectronics (FEIT/MO)Faculty of Electronics and Information Technology (FEIT)
Certifying unit
Faculty of Electronics and Information Technology (FEIT)
Affiliation unit
The Institute of Microelectronics and Optoelectronics (FEIT/MO)
Study subject / specialization
, Elektronika (Elektronics)
Language
(pl) Polish
Status
Finished
Defense Date
28-06-2019
Issue date (year)
2019
Reviewers
Jakub Maciej Jasiński (FEIT/MO) Jakub Maciej Jasiński,, The Institute of Microelectronics and Optoelectronics (FEIT/MO)Faculty of Electronics and Information Technology (FEIT) Krzysztof Siwiec (FEIT/MO) Krzysztof Siwiec,, The Institute of Microelectronics and Optoelectronics (FEIT/MO)Faculty of Electronics and Information Technology (FEIT)
Keywords in Polish
przetwornik czasowo-cyfrowy, całkowicie cyfrowa pętla synchronizacji fazy, TDC, ADPLL, Flash TDC, Pseudo-Differential TDC, ISM
Keywords in English
time-to-digital converter, all digital phase lock loop, TDC, ADPLL, Flash TDC, Pseudo-Differential TDC, ISM
Abstract in Polish
W niniejszej pracy opisano projekt przetwornika czasowo-cyfrowego do zastosowania w całkowicie cyfrowej pętli synchronizacji fazy ADPLL (ang. All Digital Phase Locked Loop) do generacji częstotliwości nośnej w paśmie ISM (ang. Industrial, Scientific, Medical) 2,4-2,5 GHz wykorzystywanym w transmisji bezprzewodowej. Pierwszym etapem prac było przeprowadzenie analizy literaturowej znanych architektur przetworników. Na podstawie analizy wybrano dwie architektury, które zostały zaprojektowane na poziomie schematów elektrycznych. Zaprojektowane układy zostały poddane badaniom symulacyjnym w celu porównania ich parametrów t.j.: liniowości charakterystyki przejściowej, zakresu przetwarzania, rozdzielczości, odporności na rozrzuty produkcyjne i poboru mocy układu. Układy przetworników zostały zaprojektowane w technologii HHGrace 90 nm Low Power 1,5 V w środowisku projektowym układów scalonych Cadence Virtuoso.
File
  • File: 1
    273685_inz.pdf
Request a WCAG compliant version
Local fields
Identyfikator pracy APD: 35248

Uniform Resource Identifier
https://repo.pw.edu.pl/info/bachelor/WUTec533217cdb842538ded874507e13991/
URN
urn:pw-repo:WUTec533217cdb842538ded874507e13991

Confirmation
Are you sure?
Report incorrect data on this page