Knowledge base: Warsaw University of Technology

Settings and your account

Back

Reversible gates digital data encryptor

Marcin Bryk

Abstract

The aim of this work was to prepare project of reversible logic encryptor. The project bases upon idea of the reconfigurable reversible gate cascade. For this purpose implementation of reconfigurable NCT gate of 4 variables was proposed. As a part of the work, encryptor was modeled within FPGA circuit, using VHDL. Final analysis concerning quantum cost of the implementation was made. Encryption algorithm was verified using specially for this purpose designed test system.
Diploma type
Engineer's / Bachelor of Science
Diploma type
Engineer's thesis
Author
Marcin Bryk (FEIT) Marcin Bryk,, Faculty of Electronics and Information Technology (FEIT)
Title in Polish
Szyfrator danych cyfrowych z bramkami odwracalnymi
Supervisor
Marek Pawłowski (FEIT/ICS) Marek Pawłowski,, The Institute of Computer Science (FEIT/ICS)Faculty of Electronics and Information Technology (FEIT)
Certifying unit
Faculty of Electronics and Information Technology (FEIT)
Affiliation unit
The Institute of Computer Science (FEIT/ICS)
Study subject / specialization
, Informatyka (Computer Science)
Language
(pl) Polish
Status
Finished
Defense Date
22-02-2016
Issue date (year)
2016
Internal identifier
39/16 (2153)
Reviewers
Mariusz Rawski (FEIT) Mariusz Rawski,, The Institute of Telecommunications (FEIT)Faculty of Electronics and Information Technology (FEIT) Marek Pawłowski (FEIT/ICS) Marek Pawłowski,, The Institute of Computer Science (FEIT/ICS)Faculty of Electronics and Information Technology (FEIT)
Keywords in Polish
logika odwracalna, kryptografia, rekonfigurowalna bramka NCT
Keywords in English
reversible logic, cryptography, reconfigurable NCT gate
Abstract in Polish
Celem pracy było przygotowanie projektu szyfratora w logice odwracalnej. Opracowany układ bazuje na koncepcji konfigurowalnej kaskady bramek odwracalnych. W tym celu zaproponowano implementację rekonfigurowalnej bramki biblioteki NCT dla 4 zmiennych. W ramach pracy projekt szyfratora umieszczono w układzie FPGA, opisując go w języku VHDL. Analizie poddano koszt kwantowy realizacji układu. Weryfikację poprawności algorytmu szyfrowania przeprowadzono na specjalnie w tym celu przygotowanym układzie testowym.
File
  • File: 1
    Marcin_Bryk_pdi.pdf
Request a WCAG compliant version
Local fields
Identyfikator pracy APD: 9759

Uniform Resource Identifier
https://repo.pw.edu.pl/info/bachelor/WUTe7212f7f8707400db1cb543acd6967ec/
URN
urn:pw-repo:WUTe7212f7f8707400db1cb543acd6967ec

Confirmation
Are you sure?
Report incorrect data on this page