Knowledge base: Warsaw University of Technology

Settings and your account

Back

Design of the CAN interface controller sub-blocks with AMBA APB bus

Andrzej Artur Wojciechowski

Abstract

The communication between devices is one of the most important aspects that modern electronic systems designers encounter. The inappropriate approach to module connection may lead to creation of an overcomplicated and expensive communication infrastructure. Additionally, it may result in transmission errors due to interference between signals or surrounding environment. The aim of the thesis was to propose an architecture of the Controller Area Network (CAN) interface controller and to design selected sub–blocks of transmitter part of the system. The controller is part of System on Chip (SoC ) Integrated Circuit (IC ) and communicates with the host processor through the AMBA APB system bus. Moreover, the design provides a way of communication with processor via internal function registers. The RTL design was implemented using Verilog Hardware Description Language. Each of the sub-blocks and the whole transmitter part of the controller was verified using functional simulation.
Diploma type
Engineer's / Bachelor of Science
Diploma type
Engineer's thesis
Author
Andrzej Artur Wojciechowski (FEIT) Andrzej Artur Wojciechowski,, Faculty of Electronics and Information Technology (FEIT)
Title in Polish
Projekt podbloków kontrolera interfejsu CAN z magistralą AMBA APB
Supervisor
Witold Pleskacz (FEIT/MO) Witold Pleskacz,, The Institute of Microelectronics and Optoelectronics (FEIT/MO)Faculty of Electronics and Information Technology (FEIT)
Certifying unit
Faculty of Electronics and Information Technology (FEIT)
Affiliation unit
The Institute of Microelectronics and Optoelectronics (FEIT/MO)
Study subject / specialization
, Elektronika (Elektronics)
Language
(pl) Polish
Status
Finished
Defense Date
30-09-2016
Issue date (year)
2016
Pages
109
Internal identifier
36/I/16
Reviewers
Jakub Maciej Jasiński (FEIT/MO) Jakub Maciej Jasiński,, The Institute of Microelectronics and Optoelectronics (FEIT/MO)Faculty of Electronics and Information Technology (FEIT) Witold Pleskacz (FEIT/MO) Witold Pleskacz,, The Institute of Microelectronics and Optoelectronics (FEIT/MO)Faculty of Electronics and Information Technology (FEIT)
Keywords in Polish
projekt, kontroler, interfejs, CAN, AMBA, APB, HDL
Keywords in English
design, controller, interface, CAN, AMBA, APB, HDL
Abstract in Polish
Komunikacja pomiędzy urządzeniami jest jednym z najważniejszych problemów na jakie napotykają projektanci współczesnych układów elektronicznych. Niewłaściwy sposób połącze- nia modułów może prowadzić do powstania skomplikowanej oraz kosztownej infrastruktury komunikacyjnej. Dodatkowo może to skutkować pojawianiem się błędów transmisji na skutek interferencji pomiędzy sygnałami lub z otoczeniem. Celem niniejszej pracy było zaproponowanie architektury układu kontrolera interfejsu Controller Area Network (CAN) oraz zaprojektowanie części podbloków składających się na tor nadawczy modułu. Kontroler ma być częścią większego projektu układu scalonego, z którym będzie się komunikować za pomocą systemowej magistrali AMBA APB. Zaprojektowany układ ma funkcjonować jako moduł pośredniczący pomiędzy procesorem a magistralą CAN. Ponadto zaproponowano sposób komunikacji z procesorem za pomocą wewnętrznych rejestrów o określo- nych funkcjach. Projekt RTL został zaimplementowany przy wykorzystaniu języka opisu sprzętu Verilog HDL. Każdy z podbloków oraz cała część nadawcza kontrolera została przetestowana za pomocą symulacji funkcjonalnej.
File
  • File: 1
    Praca dyplomowa.pdf
Request a WCAG compliant version
Local fields
Identyfikator pracy APD: 14212

Uniform Resource Identifier
https://repo.pw.edu.pl/info/bachelor/WUTd2d15bf3ca594bfab2274138c5190cb5/
URN
urn:pw-repo:WUTd2d15bf3ca594bfab2274138c5190cb5

Confirmation
Are you sure?
Report incorrect data on this page