Knowledge base: Warsaw University of Technology

Settings and your account

Back

Digital signal synthesis core for FPGA intergrated circuit

Marcin Stanisław Bieda

Abstract

The thesis presents design of a digital signal synthesis core. The design was preceded by an analysis of existing solutions, both in the form of dedicated integrated circuits and FPGA vendor-supplied IP-cores. The core was written entirely in VHDL, therefore it can be used for FPGAs from different manufacturers. The parameters of the core, such as the bit width of phase accumulator, can be adapted to the needs of the application. The core is capable of generating sine triangular, rectangular, and sawtooth signals. Control of the signal synthesizer is made through a serial port. The project has been successfully verified on the prototype board containing Xilinx FPGA.
Diploma type
Engineer's / Bachelor of Science
Diploma type
Engineer's thesis
Author
Marcin Stanisław Bieda (FEIT) Marcin Stanisław Bieda,, Faculty of Electronics and Information Technology (FEIT)
Title in Polish
Rdzeń układów cyfrowej syntezy sygnałów na układzie klasy FPGA
Supervisor
Tomasz Starecki (FEIT/PE) Tomasz Starecki,, The Institute of Electronic Systems (FEIT/PE)Faculty of Electronics and Information Technology (FEIT)
Certifying unit
Faculty of Electronics and Information Technology (FEIT)
Affiliation unit
The Institute of Electronic Systems (FEIT/PE)
Study subject / specialization
, Elektronika - Elektronika Biomedyczna
Language
(pl) Polish
Status
Finished
Defense Date
16-02-2016
Issue date (year)
2016
Pages
1-41
Reviewers
Samer Bou Habib (FEIT/PE) Samer Bou Habib,, The Institute of Electronic Systems (FEIT/PE)Faculty of Electronics and Information Technology (FEIT) Tomasz Starecki (FEIT/PE) Tomasz Starecki,, The Institute of Electronic Systems (FEIT/PE)Faculty of Electronics and Information Technology (FEIT)
Keywords in Polish
układ cyfrowy, synteza sygnałów, cyfrowe przetwarzanie sygnałów
Keywords in English
digital circuit, signal synthesis, digital signal processing
Abstract in Polish
W pracy został przedstawiony projekt rdzenia cyfrowej syntezy sygnałów. Został on poprzedzony analizą istniejących rozwiązań, zarówno w postaci dedykowanych układów scalonych, jak i rozwiązań typu IP-core dostarczanych przez producentów układów FPGA. Rdzeń cyfrowej syntezy sygnałów został napisany w całości w języku VHDL, przez co może być wykorzystywany na układach FPGA różnych producentów. Parametry rdzenia, takie jak liczba bitów akumulatora fazy, mogą zostać dostosowane do potrzeb zastosowania. Rdzeń pozwala na generację przebiegów sinusoidalnych, trójkątnych, prostokątnych oraz piłokształtnych. Sterowanie pracą rdzenia odbywa się przez port szeregowy. Projekt został pomyślnie zweryfikowany na płytce prototypowej zawierającej układ FPGA firmy Xilinx.
File
  • File: 1
    MBieda_eiti_inż.pdf
Request a WCAG compliant version
Local fields
Identyfikator pracy APD: 9943

Uniform Resource Identifier
https://repo.pw.edu.pl/info/bachelor/WUT3309c1f84d754b81b583c5c9108c072f/
URN
urn:pw-repo:WUT3309c1f84d754b81b583c5c9108c072f

Confirmation
Are you sure?
Report incorrect data on this page