Knowledge base: Warsaw University of Technology

Settings and your account

Back

Hardware realization comparison of chosen integer division algorithms

Emil Bałdyga

Abstract

The aim of this thesis is to compare various realizations of dividers in terms of speed, occupied area and power dissipation. Different variants of integer division algorithms have been described in VHDL language and synthesized with standard cells in 55 nm technology with Cadence Genus Synthesis Solution tool. The synthesis was done for dividers of various bit- length with timing constraints adjusted for each circuit. The models as well as their implementations obtained from the synthesis process were simulated with ModelSim and SimVision simulators.
Diploma type
Engineer's / Bachelor of Science
Diploma type
Engineer's thesis
Author
Emil Bałdyga (FEIT/MO) Emil Bałdyga,, The Institute of Microelectronics and Optoelectronics (FEIT/MO)Faculty of Electronics and Information Technology (FEIT)
Title in Polish
Porównanie sprzętowych realizacji wybranych algorytmów dzielenia liczb całkowitych
Supervisor
Andrzej Wielgus (FEIT/MO) Andrzej Wielgus,, The Institute of Microelectronics and Optoelectronics (FEIT/MO)Faculty of Electronics and Information Technology (FEIT)
Certifying unit
Faculty of Electronics and Information Technology (FEIT)
Affiliation unit
The Institute of Microelectronics and Optoelectronics (FEIT/MO)
Study subject / specialization
, Elektronika (Elektronics)
Language
(pl) Polish
Status
Finished
Defense Date
28-01-2019
Issue date (year)
2019
Reviewers
Andrzej Wielgus (FEIT/MO) Andrzej Wielgus,, The Institute of Microelectronics and Optoelectronics (FEIT/MO)Faculty of Electronics and Information Technology (FEIT) Lidia Łukasiak (FEIT/MO) Lidia Łukasiak,, The Institute of Microelectronics and Optoelectronics (FEIT/MO)Faculty of Electronics and Information Technology (FEIT)
Keywords in Polish
dzielenie, liczby całkowite, synteza logiczna, VLSI
Keywords in English
division, integer, logic synthesis, VLSI
Abstract in Polish
Praca ma na celu porównanie różnych realizacji układów dzielących pod względem szybkości działania, powierzchni zajmowanej przez układ oraz mocy wydzielanej w układzie. Różne warianty algorytmów dzielenia zostały opisane w języku VHDL, a następnie zsyntezowane z komórek standardowych w technologii 55 nm za pomocą narzędzia Genus Synthesis Solution firmy Cadence. Synteza została wykonana dla układów dzielących liczby o różnej długości bitowej przy ograniczeniach projektowych dopasowanych do każdego układu. Modele układów oraz schematy logiczne otrzymane w wyniku syntezy zostały przesymulowane przy pomocy symulatorów ModelSim i SimVision.
File
  • File: 1
    Emil_Bałdyga_-_Praca_inżynierska.pdf
Request a WCAG compliant version
Local fields
Identyfikator pracy APD: 32125

Uniform Resource Identifier
https://repo.pw.edu.pl/info/bachelor/WUT13a1fec0283a4d97a66322eae1923151/
URN
urn:pw-repo:WUT13a1fec0283a4d97a66322eae1923151

Confirmation
Are you sure?
Report incorrect data on this page