Knowledge base: Warsaw University of Technology

Settings and your account

Back

Design of the MSP430 Processor and its Implementation in the FPGA

Krzysztof Jóźwik

Abstract

This document describes the design and implementation of a processor compatible with code written for the Texas Instruments MSP 430 processor. At the beginning Instruction Set Architecture (memory organization, register set, addressing modes and instruction set) of the M5P430 is introduced revealing its innovative features. Later, designed architecture and way it executes instructions is presented. The datapath is presented starting at the highest level of generalization, gradually moving deeply into details of consecutive functional units. Then, structure of the control unit and its principle of operation are given. After introducing CPU core, its surroundings that have been implemented are presented. Finally implementation in FPGA (Field-Programmable Gate Array) board and way of testing of the whole design is described.
Diploma type
Engineer's / Bachelor of Science
Diploma type
Engineer's thesis
Author
Krzysztof Jóźwik (FEIT/ICS) Krzysztof Jóźwik,, The Institute of Computer Science (FEIT/ICS)Faculty of Electronics and Information Technology (FEIT)
Title in Polish
Budowa procesora MSP430 i jego implementacja w strukturze FPGA
Supervisor
Grzegorz Mazur (FEIT/ICS) Grzegorz Mazur,, The Institute of Computer Science (FEIT/ICS)Faculty of Electronics and Information Technology (FEIT)
Certifying unit
Faculty of Electronics and Information Technology (FEIT)
Affiliation unit
The Institute of Computer Science (FEIT/ICS)
Language
(en) English
Status
Finished
Issue date (year)
2007
Internal identifier
ENII-PI.000792
Keywords in Polish
MSP430, FPGA
Keywords in English
M5P430, FPGA
Abstract in Polish
Niniejszy dokument opisuje proces projektowania i implementacji procesora kompatybilnego z kodem napisanym dla Texas Instruments MSP43O. Na początku pokazana jest architektura procesora MSP43O (organizacja pamięci, zbiór rejestrów, tryby adresowania oraz zbiór instrukcji), ukazujpza jego innowacyjne cechy. Następnie pokazana jest architektura zaprojektowana i sposób wykonywania przez nią instrukcji. Seieżka danych jest przedstawiona począwszy od najmniejszego poziomu uszczegółowienia, stopniowo poprzez detale poszczególnych jednostek funkcjonalnych. Następnie podana jest struktura i zasada działania układu kontrolującego. Po przedstawieniu rdzenia procesora, pokazane sij te układy zewnętrzne, które zostały zaimplementowane. Na koniec pokazana jest implementacja procesom w strukturze FPGA i sposób jego testowania.

Uniform Resource Identifier
https://repo.pw.edu.pl/info/bachelor/WUT0a8d0174379e4727ab55f43061f6818f/
URN
urn:pw-repo:WUT0a8d0174379e4727ab55f43061f6818f

Confirmation
Are you sure?
Report incorrect data on this page