Synteza wysokiego poziomu dla układów FPGA z wykorzystaniem metody partycjonowania grafów

Radosław Cieszewski , Krzysztof Poźniak , Ryszard Romaniuk

Abstract

Układy FPGA mogą osiągnąć znacznie większą wydajność obliczeniową niż rozwiązanie programowe, wykorzystując większy poziom równoległości, w szczególności dla algorytmów drobnoziarnistych (fine grain). Osiągane jest to przez rekonfigurowalną wewnętrzną sieć połączeń układu FPGA oraz dużą liczbę specjalizowanych bloków sprzętowych. Tworzenie równoległych programów realizowanych w FPGA wprost w języku HDL jest trudne i czasochłonne. Rozwój technologii FPGA w ostatnich dziesięcioleciach i obserwowany stały wzrost wymagań dla ich zastosowań stały się przyczynkiem do rozwoju narzędzi opisu funkcjonalnego z wykorzystaniem wyższych poziomów abstrakcji. Korzystanie z wyższego poziomu abstrakcji opisu oraz kompilatora wysokiego poziomu mogą ten czas znacznie zmniejszyć. Typowe kompilatory tego rodzaju interpretują algorytmiczny opis funkcjonalny w języku wysokiego poziomu (HLL) i tłumaczą go na język opisu sprzętu (HDL). W artykule przedstawiono alternatywne, autorskie rozwiązanie kompilatora syntezy wysokiego poziomu (HLS) zrealizowane w języku Python. Kompilator, na podstawie funkcjonalnego opisu wysokiego poziomu w języku Pyton, generuje konfigurację, umożliwiającą utworzenie w trakcie procesu syntezy zadanej struktury w układzie FPGA. W artykule opisano metody projektowania, narzędzia oraz implementację opracowanego kompilatora Python-VHDL wraz z przykładami jego użycia.
Author Radosław Cieszewski (FEIT / PE)
Radosław Cieszewski,,
- The Institute of Electronic Systems
, Krzysztof Poźniak (FEIT / PE)
Krzysztof Poźniak,,
- The Institute of Electronic Systems
, Ryszard Romaniuk (FEIT / PE)
Ryszard Romaniuk,,
- The Institute of Electronic Systems
Other language title versionsHigh-level synthesis using graph partition method for FPGA
Journal seriesPrzegląd Telekomunikacyjny - Wiadomości Telekomunikacyjne, ISSN 1230-3496, e-ISSN 2449-7487, (B 9 pkt)
Issue year2018
VolLXXXVII
No4
Pages80-85
Publication size in sheets0.5
Keywords in Polishsynteza wysokiego poziomu, partycjonowanie grafów, synteza behawioralna, synteza architektoniczna, modelowanie sprzętu, FPGA, Python, HLS
DOIDOI:10.15199/59.2018.4.1
URL http://www.sigma-not.pl/publikacja-113300-synteza-wysokiego-poziomu-dla-uk%C5%82ad%C3%B3w-fpga-z-wykorzystaniem-metody-partycjonowania-graf%C3%B3w-przeglad-telekomunikacyjny-2018-4.html
Languagepl polski
File
ptiwtel201804p80-85.pdf 410.51 KB
Score (nominal)0
ScoreMinisterial score = 9.0, 26-07-2018, ArticleFromJournal
Ministerial score (2013-2016) = 9.0, 26-07-2018, ArticleFromJournal
Citation count*
Cite
Share Share

Get link to the record


* presented citation count is obtained through Internet information analysis and it is close to the number calculated by the Publish or Perish system.
Back