An efficiency measure of FPGA based logic synthesis tools

Henry Selvaraj , Piotr Sapiecha

Abstract

In FPGA - based designs, the number of LOgic Cells (LCs) needed is an important criterion to judge whether a desing is good or not. But the total number of LCs needed to implement a circuit differs vastly from tool to tool. Normally, vendor software use more LCs than the theoretical maximum needed by functional decomposition to implement a circuit. Academic software uses less number of LCs. So far, we are aware of any technique that would give a quantitative measure to judge the comparable silicon area efficiency of a logic synthesis tool. This paper presents a technique to calculate the minmax number of logic cells (Q) which are necedssary to implement a logic circuit.
Author Henry Selvaraj
Henry Selvaraj,,
-
, Piotr Sapiecha (FEIT / IT)
Piotr Sapiecha,,
- The Institute of Telecommunications
Other language title versionsMiary jakości syntezy logicznej w strukturach FPGA
Journal seriesKwartalnik Elektroniki i Telekomunikacji, [1998-2006, od 2007 Electronics and Telecommunications Quarterly], ISSN 0867-6747
Issue year2000
Vol46
No4
Pages479-491
Keywords in Polishsynteza logiczna, FPGA, dekompozycja funkcjonalna
Keywords in Englishlogic synthesis, FPGA, functional decomposition
ASJC Classification2208 Electrical and Electronic Engineering; 1705 Computer Networks and Communications
Abstract in PolishW projektach wykonanych w technologii FPGA liczba komórek logicznych (KL) jest ważną miarą oceny jakości, pozwala ona udzielić odpowiedzi na pytanie: czy jest to dobry projekt, czy tez nie. Liczba KL potrzebnych do realizacji układu logicznego jest istotnie zależna od używanego do projektowania narzędzia CAD. Oprogramowanie komercyjne wykorzystuje więcej KL niż tyle ile wynika z rozważań teoretycznych, dotyczących dekompozycji funkcjonalnej układów logicznych. Oprogramowanie akademickie używa mniejszej liczby KL. Dotychczas, nie znaliśmy żadnej techniki, która pozwalałaby ocenić wymaganą powierzchnię krzemu potrzebną do realizacji projektu w technice FPGA. W artykule prezentujemy motodę pozwalająca wyznaczyć ograniczenie górne liczby KL. W pracy wykażemy poprawność tego oszacowania.
URL http://digitalscholarship.unlv.edu/ece_fac_articles/299/
Languageen angielski
File
2000 Selvaraj Sapiecha An efficiencymeasureof FPGA.pdf 5.21 MB
Score (nominal)8
Publication indicators Scopus SNIP (Source Normalised Impact per Paper): 2011 = 0.204
Citation count*
Cite
Share Share

Get link to the record


* presented citation count is obtained through Internet information analysis and it is close to the number calculated by the Publish or Perish system.
Back
Confirmation
Are you sure?